Wykorzystanie akceleracji sprzętowej przy implementacji metryk podobieństwa tekstów
PBN-AR
Instytucja
Wydział Informatyki, Elektroniki i Telekomunikacji (Akademia Górniczo-Hutnicza im. Stanisława Staszica w Krakowie)
Informacje podstawowe
Główny język publikacji
PL
Czasopismo
Pomiary Automatyka Kontrola
ISSN
0032-4140
EISSN
Wydawca
Stowarzyszenie Inżynierów i Techników Mechaników Polskich SIMP ; Wydawnictwo PAK Agenda SIMP
DOI
Rok publikacji
2014
Numer zeszytu
7
Strony od-do
426--428
Numer tomu
60
Link do pełnego tekstu
Identyfikator DOI
Liczba arkuszy
0.21
Słowa kluczowe
EN
text classification
FPGA
hardware acceleration
ARM
PL
FPGA
akceleracja sprzętowa
ARM
klasyfikacja tekstu
Streszczenia
Język
EN
Treść
The aim of this project is to propose a hardware accelerating system to improve the text categorization process. Text categorization is a task of categorizing electronic documents into the predefined groups, based on the content. This process is complex and requires a high performance computing system and a big number of comparisons. In this document, there is suggested a method to improve the text categorization using the FPGA technology. The main disadvantage of common processing systems is that they are single-threaded – it is possible to execute only one instruction per a single time unit. The FPGA technology improves concurrence. In this case, hundreds of big numbers may be compared in one clock cycle. The whole project is divided into two independent parts. Firstly, a hardware model of the required metrics is implemented. There are two useful metrics to compute a distance between two texts. Both of them are shown as equations (1) and (2). These formulas are similar to each other and the only difference is the denominator. This part results in two hardware models of the presented metrics. The main purpose of the second part of the project is to design a hardware accelerating system. The system is based on a Xilinx Zynq device. It consists of a Cortex-A9 ARM processor, a DMA controller and a dedicated IP Core with the accelerator. The block diagram of the system is presented in Fig.4. The DMA controller provides duplex transmission from the DDR3 memory to the accelerating unit omitting a CPU. The project is still in development. The last step is to integrate the hardware metrics model with the accelerating system.
Język
PL
Treść
Artykuł opisuje badania na temat klasyfikatorów tekstów. Zadanie polegało na zaprojektowaniu akceleratora sprzętowego, który przyspieszyłby proces klasyfikacji tekstów pod względem znaczeniowym. Projekt został podzielony na dwie części. Celem części pierwszej było zaproponowanie sprzętowej implementacji algorytmu realizującego metrykę do obliczania podobieństwa dokumentów. W drugiej części zaprojektowany został cały systemem akceleratora sprzętowego. Kolejnym etapem projektowym jest integracja modelu metryki z system akceleracji.
Cechy publikacji
original article
peer-reviewed
Inne
System-identifier
idp:091659