A hardware-oriented algorithm for complex-valued constant matrix-vector multiplication
PBN-AR
Instytucja
Wydział Informatyki (Zachodniopomorski Uniwersytet Technologiczny w Szczecinie)
Informacje podstawowe
Główny język publikacji
angielski
Czasopismo
Przegląd Elektrotechniczny (14pkt w roku publikacji)
ISSN
0033-2097
EISSN
2449-9544
Wydawca
WYDAWNICTWO SIGMA-N O T SP Z O O
URL
Rok publikacji
2017
Numer zeszytu
1
Strony od-do
87-90
Numer tomu
93
Identyfikator DOI
Liczba arkuszy
Autorzy
(liczba autorów: 2)
Słowa kluczowe
angielski
algorithm design
algorithm analysis
FPGA
VLSI
high performance computing
polski
analiza algorytmów
FPGA
VLSI
wysokowydajne obliczenia
Streszczenia
Język
angielski
Treść
In this communication we present a hardware-oriented algorithm for constant matrix-vector product calculating, when the all elements of vector and matrix are complex numbers. The main idea behind our algorithm is to combine the advantages of Winograd’s inner product formula with Gauss's trick for complex number multiplication. The proposed algorithm versus the naïve method of analogous calculations drastically reduces the number of multipliers required for FPGA implementation of complex-valued constant matrix-vector multiplication. If the fully parallel hardware implementation of naïve (schoolbook) method for complex-valued matrix-vector multiplication requires 4MN multipliers, 2M N-inputs adders and 2MN two-input adders, the proposed algorithm requires only 3N(M+1)/2 multipliers and [3M(N+2)+1,5N+2] two-input adders and 3(M+1) N/2-input adders.
Język
polski
Treść
W komunikacie został zaprezentowany sprzętowo-zorientowany algorytm mnożenia macierzy stałych przez wektor zmiennych w założeniu, gdy zarówno elementy macierzy jak i elementy wektora są liczbami zespolonymi. Główna idea proponowanego algorytmu polega na łącznym zastosowaniu wzoru Winograda do wyznaczania iloczynu skalarnego oraz formuły Gaussa mnożenia liczb zespolonych. W porównaniu z tradycyjnym sposobem realizacji obliczeń proponowany algorytm pozwala zredukować liczbę układów mnożących niezbędnych do całkowicie równoległej realizacji na platformie FPGA układu wyznaczania iloczynu wektorowo-macierzowego. Jeśli całkowicie równoległa implementacja tradycyjnej metody wyznaczania omawianych iloczynów wymaga 4MN bloków mnożących, 2M N-wejściowych sumatorów oraz 2MN sumatorów dwuwejściowych, to proponowany algorytm wymaga tylko 3N(M+1)/2 błoków mnożenia, [3M(N+2)+1,5N+2] sumatorów dwuwejściowych i 3(M+1) sumatorów N/2-wejściowych.
Inne
System-identifier
PANEL-1007182
CrossrefMetadata from Crossref logo
Cytowania
Liczba prac cytujących tę pracę
Brak danych
Referencje
Liczba prac cytowanych przez tę pracę
Brak danych